利用低成本光学逼近纠正法(OPC)技术降低掩模成本
    对于许多正在转向130nm以下技术的公司来说，先进掩模的成本一直是一个重要的问题。130nm的商业掩模模具的均价为75万美元，而90nm预计将超过100万美元。
    掩模模具的主要成本取决于掩模的刻板时间。掩模刻板设备的成本在1，500-2，500万美元之间，而且必须在刻板运行期间分期摊销。而先进的掩模将设计图案分解为简单的图形，由刻板设备每次分别刻人这些图形。刻板掩模的时间与一项设计必须分解成的图形数量成正比，从而与顶点的数量成正比。因此，顶点越多，掩模成本越高。
  在l30nm技术下，为单个IC开发的掩模有近70％的地方需要使用OPC。将这些OPC特性用于掩模中来"校正"
    硅图像，使之能更好地与原始设计布局的意图相匹配。Synopsys的OPC工具 Proteus采用一个特定的"容差"以提供这些特性，该"容差"表明了图像与布局间的最大差值。
    现在的标准做法是，在整个芯片层上应用相同容差的OPC。一般情况下，Tapeout的工作人员将这个容差设置为最小值，以便创建保真度最高的硅图像。不过，这种全局范围的应用可能造成文件大小呈指数增长。在图4(A)中所示的例子中，文件超过了原始文件大小的5倍，因此会增加相应的掩模制作时间。
    但是，并不是在给定层的每个图形都需要进行这样的校正。例如，宽线的印刷质量就要优于临界 M0SFET的质量。一般情况下，OPC工具并不具备区别这两种特性的技术。不过，设计者的意图可以用来创建OPC应用中的容差裕量。通过应用能满足蚀刻要求的最少的OPC，用户可以实现低成本的 OPC。利用设计意向，OPC应用设计人员可以判定临界尺寸(CD)最有可能影响芯片性能的功能部件。在这些功能部件上，OPC被调整到最大性能。而对于其他所有的非临界图案，则在应用OPC时要采用更为宽松的临界尺寸裕量。这样可以显著减小文件规模和掩模数量。在图4(B)中，应用OPC的文件只比原始文件大15％，因此芯片性能不会受到很大影响。
    除了使用低成本OPC来最大程度地降低掩模成本外，设计裕量的方法也可用来为单元和芯片布局创建改进的设计规则，从而把破裂变形降到最低，改进掩模检查标准。
    在掩模和晶圆检验时应用设计意向
    掩模和晶圆的测量是一项昂贵且难度很高的工艺。目前，掩模和晶圆制造商在进行测量时，必须在单个掩模或单个晶圆上，检查成百万个图案。这与掩模刻板相似，用于执行检查过程的工具相当昂贵，因此必须进行有效的应用。
    目前，检验是以黑盒子的模式进行，无法充分利用这些特性的重要性(见图5(A))。
    通过采用裕量组合(如前所述)和设计意向的方式，掩模和晶圆的检查可以得到大大改进。设计意向确定了指定集成电路中各种性能的位置。这样，检验人员就能理解芯片上的公司标识与临界晶体管之间的区别。例如，在了解性能A(见图5(B))比性能C处于一个更为关键的区域后，检验人员就可以只对性能A附近的区域进行高精密、耗时长的检查，而对于芯片上的其他区域则执行较为宽松的检查。
为了实现更为智能化的检查，从而降低NRE费用，制造商需要理解由设计人员设计的各项性能的临界性。但是，由于设计人员需要对该设计信息进行保密，因此该信息可通过用于实现出产的工具和模型进行传递，并在设计直至制造的全过程实施。
设计为本的方法
    上述例子是Synopsys公司为改进成品率所提出的众多技术解决方案中的几个范例。如果坚持采用以设计为本的方法进行生产，许多困扰半导体工业的良率和制造问题甚至可以在发生前就能解决。
    如果一开始就采用这些方法，设计人员不仅可以为当前项目的成功做好准备，还能为未来的设计打下坚实基础。展望90nm和65nm技术，这些以设计为本的方法只会变得更加重要。窄线宽和密间距会产生一系列机械应力、信号完整性、光掩模和蚀刻方面的问题，要想克服这些挑战就必须采用高度智能化的设计。