设计的演变
    在上世纪80年代末，一项芯片设计中只包含大约两万个门电路。在芯片设计交付ASlC供应商进行物理实现前，当时的设计人员一般都要采用逻辑综合工具来确认寄存器转换级(RTL)数据库。这样设计出的芯片性能就能符合设计要求。在进入90年代后，情况开始有所改变。门电路的数量向百万门级演进，在整个芯片时序中，互连时延成为一个关键性的因素。使用RTL数据库的设计人员发现，从ASIC制造商收回芯片的时间延迟越来越长，而且芯片还可能达不到预期的性能。为了解决这些问题，越来越多的设计人员开始自己进行物理特性综合分析，通常是采用EDA供应商提供的一整套全新的物理特性综合分析工具。
    与上述情况类似，随着硅制造效应越来越严重地影响了设计的成功率，设计人员开始向EDA供应商寻求能在设计流程中"嵌入"制造和成品率效应的工具(见图1)。而且，这也成为EDA供应商所要采取的下一个步骤，以期与制造商和设备供应商建立合作伙伴关系，从而提供这样的解决方案。
通过采用新的方法，设计和制造人员能够减少设计数据量和掩模成本，改善设计性能，允许更高效的化学和机械抛光(CMP)。其目的在于提高成品率，防止对性能造成不利影响。
设计流程中的CMP技术
    CMP技术多年来作为制造工艺的标准组成部分，可以用来保持蚀刻后的表面平整或平坦，包括铝和铜的镀化。这种平整技术起初是为了增加可靠性。
    不过，在今天看来，CMP可能会引起成品率方面的挑战。CMP的速度与局部互连的密度是一个函数关系。因此，对于不同介质或铜互连来说，就会产生厚度变化。为避免这样的问题，许多制造商开始插人伪金属填充物，对互连版图密度进行平均。而这些填充物是由芯片空闲区域中的片状材料组成，并在后处理过程中插入。
    但是，金属填充物会影响芯片的时序、信号完整性甚至功能。出于对平坦度的严格控制，要求伪片状材料放置到靠近功能部件的地方。这样有可能导致功能导线间的信号耦合，从而形成额外的寄生效应。片状材料的存在还会改变电容值。CMP的凹化处理将改变导线电阻，而且介质材料厚度的变化也会改变信号的寄生效应。如果没有采取正确的模型，将直接影响到良率(见图2)。
    在布局和出产期间，设计人员可以用插入金属填充物的方法来控制CMP对成品率和性能的影响，然后准确抽取寄生效应。如果抽取足够准确，设计人员在制造前就能针对这些效应进行设计。Synopsys在Astro布局和布线工具、 HerculesDRC工具和Star-RCXT抽取工具中，支持金属填充物的插入。
以提高成品率为目的的设计布局
    应用130nm技术加工制造的铜特性和蚀刻效应会引起许多连结及连线结构等功能性问题。不过，这些问题可以借助于以提高成品率为目的的设计布局来解决。
    l30nm是第一代"深亚波长"的技术，其线宽和间距都要比目前可用的蚀刻工具的波长小。亚波长蚀刻的问题之一在于，线与线之间靠得太近，从而影响到彼此的可印制性。通过创建"最小"和"推荐"间距的布局可以解决这一问题。这种以提高成品率为目的的布局要求走线分离得更远，但同时又不要影响整体面积(见图3)。
    与前几代技术采用的铝互连相比，先进的铜互连技术具有更为优秀的可靠性。热循环现象会导致铜互连线产生空隙，从而降低在较长互连线中产生的拉应力。这些空隙最有可能在通孔的底部形成，从而使通孔成为引发良率和可靠性问题的首要因素。
    这个问题同样可以通过以提高成品率为目的的布局来解决。设计人员应尽可能在同一层面走线，以避免不必要的通孔。然而，当必须放置通孔时，优化布局与布线工具能够插人一些冗余的通孔，即在只需一个通孔时放置两个或三个通孔。这样，即使在某一通孔出现了空隙时，也能够保持接触，从而提高了成功接触的概率，因此可在设计进入实际生产中提高成品率。
    目前，像Synodsys的Astro这样的先进布局布线工具已经考虑到这些效应，并支持导线扩展和冗余通孔的插入。通过使用这些把产品可生产因素考虑在内的布局布线工具，设计人员可以大大改进设计的性能。