1 引言
近年来，计算机、通讯、汽车电子、航空航天工业和其他消费类产品对微电子封装提出了更高的要求，即更小、更薄、更轻、高可靠、多功能、低功耗和低成本。这促使更高密度的三维叠层封装技术的不断涌现出来。三维叠层封装可以分为封装体的堆叠和硅圆片的堆叠两种。目前，封装体的堆叠技术可以通过堆叠薄小外形封装（TSOP）或堆叠基于传统封装技术的芯片尺寸封装（CSP）来获得，然而，芯片之间较长的互连线限制了封装体三维堆叠的高频性能，另一种三维堆叠技术是基于圆片制造技术的硅圆片的堆叠。这种技术通过在圆片上制作出许多垂直互连通孔来实现不同芯片之间的电互连；由于芯片间有更短的互连线，所以圆片级三维集成能实现最小化互连线的延迟。此外，由于相当数量的MEMS器件都带有立体结构，所以气密性封装应是其最佳的封装形式，但普通的气密性封装不仅成本高，而且对于MEMS器件的信号线也较难引出，为此，以硅圆片作为MEMS封装的封帽，并在其上制作出垂直互连通孔作为信号线的引出方式能较好的解决这一问题，并能为MEMS提供圆片级的封装和更好的频率特性，从以上三维堆叠封装和MEMS封装的发展趋势可以看出，硅通孔互连技术和的应用正在不断地扩展[1]。

2 硅通孔互连制作技术及其应用

目前主要有四种不同的硅通孔互连制作技术：KOH溶液的湿法刻蚀、激光加工、深层等离子体刻蚀（DRIE）和光辅助电化学刻蚀（PAECE）。不同的方法有其自身不同的特点，因此必须根据不同的应用使用不同的方法，以使成本和性能达到最优。

2.1 KOH溶液的湿法刻蚀

KOH溶液的湿法刻蚀是一种低刻蚀温度、低制造成本且适合于批量生产的硅通孔制作工艺。对于K+与标准CMOS工艺不兼容的问题，可以通过采用PECVD淀积Si3N4、溅射TiW/Au并电镀Au作为刻蚀工艺的保护层来保护CMOS电路，从而实现该工艺与标准CMOS工艺兼容[2]。由于KOH溶液对硅单晶的各向异性腐蚀特性，且（111）晶面与（100）晶面间的夹角为54.74°，所以硅通孔的表面上窗口宽度Wa=Wb+2Lcot54.74°，其中Wb为底平面的宽度，L为腐蚀深度，其结构示意图见图1。因此，其制作的硅通孔为非垂直的且宽度较大，只能满足低到中等引出端数封装的要求。

其中由Technical University of Denmark开发的，用KOH湿法刻蚀制作硅通孔的工艺[3]，使用Si3N4和TiW/Au的复合层作为湿法刻蚀的保护层，KOH溶液的浓度为25%，刻蚀温度为80℃，刻蚀速率为1.25μm，通孔内的互连层依次为SiO2、TiW/Au、Cu和Ni，其中Ni作为互连线的保护层和UBM使用，其开发的硅通孔互连的体电阻为40mΩ，对硅衬底的寄生电容为2.5pF。被设计应用于高端便携式产品的三维封装中，该产品要求每个芯片上有7个硅通孔互连即可满足要求，因此，对于低、中引出端数的封装，此项工艺能够达到成本、性能的最优化。

2.2 激光加工

激光加工制作硅通孔的技术，由于其局部对准的能力（使用局部对准标记）而无需掩模就能精确定位硅通孔的位置，所以其成本较深层等离子体刻蚀工艺（DRIE）要低；且硅通孔会有较高的纵深比，但由于激光架构主要是依靠熔融硅产生通孔，所以通孔内壁的粗糙度和热损伤较高。

图2是台面MOS功率器件倒装芯片封装的示意图[4]，其主要制作的工艺步骤包括：用激光加工的方法在圆片的划片槽内制作硅通孔，通孔内的互连金属层依次为Si3N4、Ti和Cu，同时在互连线的外层应有Ni/Au或Sn做为防止氧化的保护层，最后将从背面导出的漏电极与正面的栅极和源极进行再布线，以完成倒装芯片。最终，采用倒装芯片技术实现的芯片尺寸封装的功率MOS器件的体积仅是采用传统小外形封装的30%，且器件的电性能大为提高，反应速度加快。

2.3 深层等离子体刻蚀工艺（DRIE）

深层等离子体刻蚀工艺（DRIE）能制作出孔径小（>5μm）、纵深比高的垂直硅通孔，且直接与IC工艺兼容；与其他制作工艺相比其制作的通孔内壁平滑，对硅片的机械及物理损伤最小，是制作硅通孔的最佳选择之一，但其制作成本较高[5]。

图3是由香港科技大学开发的三维叠层封装示意图[6]，该设计通过在中间的硅片上用DRIE工艺制作硅通孔，并电镀Cu作为垂直互连线，来完成5层硅片的堆叠。

图4是由三星公司开发的RF-MEMS开关的圆片级气密性封装[7]，封装用的硅帽采用高阻率的硅片以减少其射频损耗，硅通孔使用DRIE工艺（4μm/min）制作，垂直互连通过电镀Cu完成，这种方式由于避免了引线键合工艺，从而减小了互连的寄生参数，使得信号在高频领域取得了更好的性能，测试结果表明，被封装的射频器件的反射损耗低于-19dB、插入损耗在-0.54dB～-0.67dB之间，并且这种封装结构可以很容易地扩展为三维堆叠封装结构，进而可以实现系统级封装。

由Stanford University开发的超声传感器阵列[8]，即是在400μm厚的硅片上实现高密度、低寄生电容的电互连阵列，从而实现传感器或执行器阵列从硅片的正面到背面的电互连，通过DRIE工艺实现了直径20μm、纵深比为20：1的垂直硅通孔，通孔内的互连线采用重掺杂的多晶硅，这种三维结构可以通过倒装芯片的技术将硅片的背面键合到PCB板上或信号处理芯片上，通过直流测试表明硅通孔的导通电阻大约为40Ω，在40V的偏置电压和7.5MHz的共振频率下，测试的硅通孔互连的寄生电容约为2.76pF，其性能完全满足电容式超声传感器的要求。

2.4 光辅助电化学刻蚀（PAECE）

光辅助电化学刻蚀（PAECE）方法制作硅片上通孔工艺由日本富士通公司开发[9]，其基本原理为2.5%的HF电解溶液中，以N型（100）硅圆片作为阳极，Pt金属板作为阴极，在高压Hg灯源的照射下空穴会集中于小孔的尖端处，从而使刻蚀反应发生在尖端附近，而实现垂直硅通孔的制作，制作出的垂直硅通孔具有较高的纵深比，孔径最小可达5μm，且制作设备简单、成本低，适合于大批量生产，但由于其为湿法刻蚀，工艺过程较难控制，导致通孔内壁较粗糙，平整性较差，并且由于其工艺的特殊性，使其只能在（100）晶面的硅片上才能制作出垂直通孔，从而限制其应用的范围。

图5所示是由富士通公司应用光辅助电化学刻蚀（PAECE）工艺开发的硅通孔互连技术，PAECE工艺的刻蚀速率为1μm/min、制作的通孔直径为30μm，纵深比为10：1，由于硅通孔内壁平整性较差，为实现与硅衬底的电绝缘需要热氧化较厚的SiO2层，通孔内金属化采用Au-20%Sn焊料进行填充，该技术可应用于高密度封装硅基板。

3 硅通孔互连中的关键工艺技术

硅通孔的制作、通孔内导电互连线的实现及导电互连线与硅衬底电绝缘的形成是硅通孔互连工艺中的三项关键制造技术。

3.1 硅通孔的制作

4种制作硅通孔的技术将依据其可实现的最小通孔直径、最大纵深比、通孔内壁粗糙度及制造成本来进行比较，以便根据不同的应用目的选择最优的制作工艺，表1列出了4种不同硅通孔制作工艺的特性[10]。

虽然PAECE可以制造的最小孔径很小，但由于其内壁比较粗糙，给电绝缘层的制作带来很多不便，激光加工主要是依靠熔融硅而产生的通孔，所以通孔内壁的粗糙度和热损伤也比较高，DRIE工艺制作的通孔内壁平滑，对硅片的机械及物理损伤最小，是制作硅通孔的最佳选择之一，但其制作成本较高。

3.2 通孔内导电互连线的实现

通孔内导电互连线的实现主要有电镀Cu、CVD淀积Cu、LPCVD淀积重掺杂多晶硅和填充导电胶四种，电镀Cu为作为导电互连线因为其成本低且适宜批量生产而被广泛采用，但其工艺的难点在于通孔内壁金属化层的制作。目前主要有在硅通孔内溅射或MOCVD种子层，或在硅片的一面溅射或蒸发种子层，在通孔内制作好种子层可避免电镀后除去无用的种子层，但电镀时如控制不好会形成互连线内的空洞而影响其电性能。在孔外制作种子层，种子层的除去又是一个比较难解决的问题，MOCVD淀积Cu由于其成本较高其只应用于小硅通孔内（5μm）的金属化，这样效率会更高。LPCVD淀积重掺杂多晶硅制作工艺较简单且很方便，但由于其导电性能有限且寄生电容较大，因此其应用的范围有限。填充导电胶主要要解决的问题是防止填充时产生气泡且工艺难度较高，同样其导电性能与金属相比也较低。

3.3 互连线与硅衬底电绝缘的形成

由于硅的导电性，所以必须在硅衬底与导电互连线之间形成电绝缘层和金属互连线对衬底的扩散阻挡层，硅通孔内的电绝缘层一般会用SiO2，这是因为其在硅通孔内制作方便且与IC工艺直接兼容，但对于金属互连线来说只有电绝缘层是不够的，由于金属（如Cu）会透过SiO2向硅中扩散，最终回影响硅通孔的导电性和衬底硅的电路性能，因此除电绝缘层以外，阻挡扩散层也是必须的，对于Cu来说，Ti、TiN、Ta和TaN是最常见的选择，它们不仅起到阻挡层的作用，而且还充当Cu和SiO2之间的粘附层，这是由于Cu和SiO2之间的粘附性很差，直接接触制作的Cu互连极易脱落。而对于多晶硅导电层和导电胶则基本不存在扩散的问题，所以只要电绝缘层就能满足硅通孔互连的要求。

4 结论

近年来，对硅通孔互连技术的研究主要集中于MEMS封装和IC的三维集成上，并且促进了硅通孔互连技术研究人员的增多，除了可以提高互连密度和高速信号的传输特性外，硅通孔互连技术还可以通过减小整个引线的长度来降低功率损耗，同时接触孔也为管芯发出的焦耳热提供了散热通道，但硅通孔互连技术依然面临更小通孔的制作、通孔内无缺陷金属化和互连线与硅衬底电绝缘的形成等技术上的挑战，随着技术的进步和工艺水平的提高，硅通孔互连技术能为MEMS封装和IC的三维集成提供更优的解决方案。